BEGIN:VCALENDAR
VERSION:2.0
PRODID:-//pretalx//pretalx.linuxdays.cz//linuxdays-2026//speaker//EYWRJY
BEGIN:VTIMEZONE
TZID:CET
BEGIN:STANDARD
DTSTART:20001029T040000
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=10
TZNAME:CET
TZOFFSETFROM:+0200
TZOFFSETTO:+0100
END:STANDARD
BEGIN:DAYLIGHT
DTSTART:20000326T030000
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=3
TZNAME:CEST
TZOFFSETFROM:+0100
TZOFFSETTO:+0200
END:DAYLIGHT
END:VTIMEZONE
BEGIN:VEVENT
UID:pretalx-linuxdays-2026-98RVDG@pretalx.linuxdays.cz
DTSTART;TZID=CET:20261004T150000
DTEND;TZID=CET:20261004T155000
DESCRIPTION:Dozvíte se\, co vše bylo potřeba navrhnout pro přidání zp
 racování interruptů a zprovoznění source-level debuggingu na výukov
 ém pipelined RISC-V procesoru. Na jednoduchém příkladu v simulaci si t
 aké ukážeme\, co se během debugování kódu na RISC-V jádře pomocí
  GDB děje pod pokličkou - od příkazu zadaného v terminálu až po jeh
 o vykonání na samotném procesoru.
DTSTAMP:20260917T210837Z
LOCATION:111
SUMMARY:Podpora interruptů a debuggingu pro výukový VHDL RISC-V procesor
  - Jakub Jurčík\, Pavel Píša
URL:https://pretalx.linuxdays.cz/linuxdays-2026/talk/98RVDG/
END:VEVENT
END:VCALENDAR