08.10, 15:00–15:50 (Europe/Prague), 111
Jazyk: Čeština
Výukový VHDL model RISC-V procesoru odpovídající simulátoru QtRvSim, spustitelný v logickém simulátoru GHDL i na FPGA hardware (Zynq, iCE40).
Softcore procesor s architekturou RISC-V napsaný ve VHDL na základě výukového simulátoru qtrvsim (online verze na https://comparch.edu.cvut.cz/). Hlavním cílem návrhu je jednoduchost, celý procesor je přísně dělen do učebnicových bloků a obsahuje kolem 200 řádků logiky. Navržený procesor zvládá běh zkompilovaných C programů ne jen v softwarovém prostředí GHDL, ale podporuje syntézu a běh na FPGA hardware - Zynq-7000 a ICE-40. Pro druhý jmenovaný je využitý kompletně otevřený vývojový řetězec Yosys/Icestorm. Z bloků je sestavena jak jednocyklová tak i zřetězená (pipelined) verze a debugger. Ve vývoji je demonstrační grafický akcelerátor. Prazákladem projektu byl rozpracovaný pokus o VHDL MIPS simulátor připravovaný pro předmět Architektury počítačů na ČVUT FEL , který se stal vzorem pro řešení domácího úkolu v předmětu Pokročilé architektury počítačů a poté navazující práce svou studentů.
Gitlab projekt: https://gitlab.fel.cvut.cz/gruncdam/pap-rvapo-c/
Intermediate
Student magisterského programu Počítačové inženýrství na FEL ČVUT. Programování se věnuji od základní školy, ale k HW jsem začal tíhnout až po absolvování předmětu Softwarové inženýrství na FEL, protože se takovým věcem chci obloukem vyhnout.
He studied cybernetics and robotics at CTU FEE, where he currently teaches and works on projects using GNU/Linux and other processor technologies. He participates in design of firmware and electronics of laboratory and medical devices and precise servo control at PiKRON.com company. He provides consultations to more companies in the field as well.
- projects positions: https://openhub.net/accounts/ppisa/positions
- knowledge base for students, enthusiasts and professionals: https://gitlab.fel.cvut.cz/otrees/org/-/wikis/knowbase